电子电路大全(PDF格式)-第76部分
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2g g （ × …6 ）（ × …6 ）
2 92。45 10 942。5 10
Av = m2 m6 = =7696V / V
I λ λ λ λ …6 …6
5 （ 2 ＋ 3 ）（ 6 ＋ 7 ） 30 ×10 （0。04 ＋0。05）95 ×10 （0。04 ＋0。05）
增益指标得到满足。如果想得到更高的增益，一种简单的办法是将W和L的值增大两倍，因
为λ的减小将使增益增大 20 倍。下图为初步设计结果，下一步将仿真。
122
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图 12…4 设计手算结果图
12。3 电路的性能仿真
12。3。1 开环特性仿真
AS = AD W＇L1 ＋ L2 ＋ L3＇
PS = PD 2W ＋ 2＇L1 ＋ L2 ＋ L3＇
EX 10。1 Two…Stage Op Amp
。option post=2 numdgt=7 tnom=27
vdd 4 0 2。5
vss 0 5 2。5
vi1 1 0 sin（0 0。0001 100） ac 1
vi2 2 0 dc 0 ac 0
图 12…5 运放子电路图
cl 3 0 10pf
x1 1 2 3 4 5 opamp
。subckt opamp 1 2 6 8 9
M1 4 2 3 3 NMOSl W=3U L=1U AD=18P AS=18P PD=18U PS=18U
M2 5 1 3 3 NMOSl W=3U L=1U AD=18P AS=18P PD=18U PS=18U
M3 4 4 8 8 PMOSl W=15U L=1U AD=90P AS=90P PD=42U PS=42U
M4 5 4 8 8 PMOSl W=15U L=1U AD=90P AS=90P PD=42U PS=42U
M5 3 7 9 9 NMOSl W=4。5U L=1U AD=27P AS=27P PD=21U PS=21U
M6 6 5 8 8 PMOSl W=94U L=1U AD=564P AS=564P PD=200U PS=200U
M7 6 7 9 9 NMOSl W=14U L=1U AD=84P AS=84P PD=40U PS=40U
M8 7 7 9 9 NMOSl W=4。5U L=1U AD=27P AS=27P PD=21U PS=21U
cc 5 6 3pf
Iref 8 7 dc 30u
*rset 8 7 131。16k
123
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。MODEL NMOSl NMOS VTO=0。70 KP=110U GAMMA=0。4 LAMBDA=0。04 PHI=0。7
＋MJ=0。5 MJSW=0。38 CGBO=700P CGSO=220P CGDO=220P CJ=770U CJSW=380P
＋LD=0。016U TOX=14N
。MODEL PMOSl PMOS VTO=…0。7 KP=50U GAMMA=0。57 LAMBDA=0。05 PHI=0。8
＋MJ=0。5 MJSW=0。35 CGBO=700P CGSO=220P CGDO=220P CJ=560U CJSW=350P
＋LD=0。014U TOX=14N
。ends
。op
*。tf v（3） vi1（test in resistance/out resistance）
*。dc vi1 …0。005 0。005 100u
*。print dc v（3）
。ac dec 10 1 10MEG
。print ac vdb（3） vp（3）
。end
电路的开环特性输入网表文件如上所示。转移幅频、相频响应如图 12…6 所示。
增益频谱特性
（a）
（b）
图 12…6 开环特性增益曲线（a）和相位曲线（b）
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从图 12…6 我们可以直接读出一下结果：Gain＝80dB；Phase Margin＝65o；GB＝5MHz
输入输出特性
图 12…7 输入输出特性曲线
从图中我们得出输出摆，电压的正向摆幅约为 2。48V，负向摆幅约为－2。5 V，二者稍
微有些差异。
12。3。2 闭环特性仿真
EXAMPLE 10。2 UNITY GAIN CONFIGURATION。
。option post=2 numdgt=7 tnom=27
VIN＋ 1 0 PWL（0 …2 10N …2 20N 2 2U 2 2。01U
…2 4U …2 4。01U
＋ …。1 6U …。1 6。01U 。1 8U 。1 8。01U …。1
10U …。1）
VDD 4 0 DC 2。5 AC 1。0
VSS 0 5 DC 2。5
CL 3 0 20P
图 12…8 运放闭环特性测试图
X1 1 3 3 4 5 OPAMP
。subckt opamp 1 2 6 8 9
M1 4 2 3 3 NMOSl W=3U L=1U AD=18P AS=18P PD=18U PS=18U
M2 5 1 3 3 NMOSl W=3U L=1U AD=18P AS=18P PD=18U PS=18U
M3 4 4 8 8 PMOSl W=15U L=1U AD=90P AS=90P PD=42U PS=42U
M4 5 4 8 8 PMOSl W=15U L=1U AD=90P AS=90P PD=42U PS=42U
M5 3 7 9 9 NMOSl W=4。5U L=1U AD=27P AS=27P PD=21U PS=21U
M6 6 5 8 8 PMOSl W=94U L=1U AD=564P AS=564P PD=200U PS=200U
M7 6 7 9 9 NMOSl W=14U L=1U AD=84P AS=84P PD=40U PS=40U
M8 7 7 9 9 NMOSl W=4。5U L=1U AD=27P AS=27P PD=21U PS=21U
cc 5 6 3pf
Iref 8 7 dc 30u
*rset 8 7 131。16k
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。MODEL NMOSl NMOS VTO=0。70 KP=110U GAMMA=0。4 LAMBDA=0。04 PHI=0。7
＋MJ=0。5 MJSW=0。38 CGBO=700P CGSO=220P CGDO=220P CJ=770U CJSW=380P
＋LD=0。016U TOX=14N
。MODEL PMOSl PMOS VTO=…0。7 KP=50U GAMMA=0。57 LAMBDA=0。05 PHI=0。8
＋MJ=0。5 MJSW=0。35 CGBO=700P CGSO=220P CGDO=220P CJ=560U CJSW=350P
＋LD=0。014U TOX=14N
。ends
。DC VIN＋ …2。5 2。5 0。1
。PRINT DC V（3） I（X1。M5）
。TRAN 0。05U 10U 0 10N
。PRINT TRAN V（3） V（1）
。AC DEC 10 1 10MEG
。PRINT AC VDB（3） VP（3）
。END
共模范围特性
图 12…9 共模特性曲线
由图 12…9 可以看出，共模范围是从－1。2 到＋2。4。注意，共模范围的下限是由 M5 的
电流达到静态值而确定的。
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转换速率（摆率）特性
图 12…10 单位增益瞬态响应
通过瞬态分析得到图 12…10。从图可以看出大信号和小信号瞬态响应分别由将一个 2V
和 0。2V脉冲作用到单位增益结构所决定。从这图上数据可见：正摆率是 10 V/μs，负摆率
也是…6。7 V/μs。在图中有一个小的负过冲，原因是由Cc确定的期望摆率值，对负载电容
充电的电流有点较小。在正摆动时，M6 可以提供足够的电流即刻对变化予以响应。然而，
负摆动持续过去的终点直到输出级能够按照单位增益反馈网络跟上响应。我们可以增大相
位裕量，来减小或者消除负过冲。负过冲比正过冲大，就是因为下降时间的相位裕量比上
升间的相位裕量小。
功率的测量
图 12…11 总电流曲线
从图可以得出，流过电源的电流最大没有超过 0。18mA。也就是说最大功耗为 0。9mW。
12。3。3 结果汇总
以上是具体的电路结构图和仿真结果，对其性能指标列表可得表：
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表 12。2 运放的性能指标仿真结果
性能参数 单位 要求指标 达到指标
直流增益 dB 74 80
GB MHz 5 5
相位裕度 度 60 65
输出摆幅 V ±2 …2。5～2。48
共模输入范围 V …1～2 …1。2～2。4
压摆率 V/μs 10 10，…7
功耗 mW 2 0。9
电源电压 V ±2。5 ±2。5
输出信号 —— 单端 单端
负载电容 PF 10 10
仿真结果与设计指标的比较见表 12。2。可以看出，设计几乎是令人满意的。微小的调
节可以通过改变W/L比或直流电流使放大器工作在指定的范围。下一步仿真中应该改变模型
V γ λ
参数值，典型的是K、 T 、 及 ，确保即使工艺有所改变也能满足指标。
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第 13 章 共源共栅运算放大器分析与设计
13。1 折叠共源共栅运放的电路结构
如图 13…1 所示，这种结构用共源共栅输出级与一个不寻常的差分放大器级联，达到一
个大得输入共模范围，这样折叠共源共栅运算放大器提供自补偿，良好的输入共模范围以
及两级运算放大器的增益。它改进了两级运算放大器的输入共模范围和电源电压抑特性，
而且稳定性好。
图 13…1 n 沟道输入折叠共源共栅运算放大器
折叠共源共栅电路在差分放大器中不要求准确的电流平衡，因为额外的直流可以流进
或流出电流镜。在电路结构中，因为M1 和M2 的漏极连接到M4 和M5 的漏极，因此可以获得
I I I
正输入共模电压。需要设置折叠共源共栅运算放大器的偏置电流 3 4 5
、 和 ，不至于使共
源共栅电流镜的直流电流为零。如果电流为零，就会使重新导通有个时延，因为寄生电容
v I
必须被充电。例如：设 in 足够大，从而使M1 导通，M2 截止，那么，所有的 3 电流流过M1
I =I I =0 I I I I
而不流过M2，结果 1 3 ， 2 。如果 4 和 5 小于 3 ，那么 6 将会是零。为了避免这
I I I I
种情况， 4 和 5 的值通常设在 3 和 2 3 之间。
