电子电路大全(PDF格式)-第86部分
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Calibre 和 Hercules。 右半部分列出了 DRC 结果。 本例中只有一个 DRC 错误。
Step 17： 最好将你的“Browse Marker”窗口移到屏幕的右底部以便你能重叠的看到你的版
图单元。
Step 18： 鼠标左击DRC 错误“EXT MET1 LT 0。50 OUTPUT err9 01” ，相关的 DRC 错误以白
色标记的形式显示在你的版图编辑窗口中，如下图。
Step 19： DRC 错误显示“met1。dwg”层的外部空间应该不小于 0。50 微米。 你的版图中这个空
间是 0。4 微米，因此你需要移动“mpoly”和“m1m2”单元去扩大这个空间。
Step 20： 向左移动“mpoly” 和“m1m2”单元 0。1 微米。 两层“met1。dwg” 的空间距离显示如
下。
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Step 21： 保存修改后的版图，再运行 DRC 检查，错误消失。
在这部分，我们学会怎么使用 Zeni DRC 工具去完成 DRC 检查，显示和改正 DRC 检
查出的版图的错误。
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18。2 Layout LVS 版图原理图对照
版图原理图对照（Layout…versus…Schematic verification ） 程序的一个输入文件是由电
路图产生的元件表、网表和端点列表，另一个输入文件是从版图提取出来的元件表、网表
和端点列表。通过 LVS ，所有元件的参数，所有网络的节点，元件到节点及节点到元件的
关系一一扫描并进行比较。输出的结果是将所有不匹配的元件、节点和端点都列在一个文
件之中，并在电路图和提取的版图中显示出来。
在这部分…
We will use interactive LVS to do isomorphic parison between the layout cellview and
schematic cellview of inverter。 And use graphic LVS debugger…LDX to find and display the
layout error。
18。2。1 启动软件
Step 1： cd WORK…DIR
Step 2： dm &
Step 3： ZDMW 设计环境出现。
Step 4： 在 ZDMW 设计环境中，从左至右，鼠标依次左
击：
INV1
inv
layout （双击打开版图单元）
反相器版图单元打开如下。
在这个例子中，我们将比较版图提取的网表和电路图网表，
检查它们是否一致。
18。2。2 从电路图输出 cdl 网表
Step 5： 打开电路图 “INV1。inv。schematic”。
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Step 6： 鼠标左击菜单Options…》Export Format－》Netlist。 取消“Ground As 0”选项，选择
“Global Net Support”。 取消“Flat Netlist”。 如下图所示。
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Step 7： 点击”Ok”确认。
Step 8： 鼠标左击菜单Tools－》Export Netlist。 用下面的信息填写对话框，如下。
Step 9： 点击“Ok ”确认，在文本编辑窗口中cdl 网表被创建。 关闭窗口。
18。2。3 从用户界面运行 LVS
Step 10： 打开“INV1。inv。layout”版图单元。（如果版图已经打开则不需此步）
Step 11： 鼠标左击菜单Options…》Generic 命令，更改 Verify…》Working Path 为 “/tmp” 或者
使用 “Browse” 去设置你想要的路径。如下。
Step 12： 点击“Ok ”确认。
Step 13： 鼠标左击菜单Verify…》Layout Verification ，“Layout Verification” 窗口将出现。
Step 14： 在“Tool” 中点击 “Zeni Veri” 按下。
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Step 15： 填写命令文件如下“Zeni…install…path/demo/tutorial/INV_demo/inv。lvs”。
Zeni…install…path 是 Zeni 的安装路径。
Step 16： 你也可以点击 “Edit” 按钮去编辑命令文件。
Step 17： 选择“Custom Operations” 。
Step 18： 在 LVS card 卡中分别键入 “inv” 和“/tmp/inv。cdl” 如下。
Step 19： 点击“Ok ”确认。
Step 20： “Zterm…ldc” 窗口显示如下。
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Step 21： 在窗口末端，你能发现象如下的文本，意味着这两个网表一致。
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Step 22： 关闭窗口。
如果时间允许，我建议你按如下步骤故意产生错误。为了数据安全，我们将保存版图为另
一个文件。
Step 23： 打开“INV1。inv。layout”版图单元。
Step 24： 鼠标左击菜单 Design－》Save As。
Step 25： 用如下信息填写对话框。
Library： INV1
Cell： invlvsok
View： layout
Step 26： 点击“Ok ”确认另存为对话框。
Step 27： 在 “INV1。inv。layout” 版图单元窗口中，点击
“gpo。dwg” 层，按下 Del 键删除此层，版图单元显示如下。
Step 28： 保存版图单元。
Step 29： 按上面的步骤运行 LVS 。
Step 30： 点击“Ok ”确认“Zterm…ldc”窗口。
Step 31： 鼠标左击菜单Verify…》LVS Debugger。 LDX 窗体
显示如下。
Step 32： 键入“lvsprt。lvs” 到错误文件中，前缀“lvsprt。lvs”
在“inv。lvs” 文件中定义的地方，正好是“PRINTFILE =
lvsprt”。 你也能按你所要的设置。
Step 33： 在 LDX 窗口中鼠标左击 Load button 。
Step 34： 有 2 个不匹配的目标。
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Step 35： 双击第一条。相关信息显示如下。
Step 36： 在“Schematic Node”和“Layout Node” 中节点 “5”处单击鼠标中键 （Middle Mouse
Button） ，菜单弹处。在菜单中选择“Show Node” ，分别从电路图单元和版图单元中提取电
路拓扑图如下。
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Step 37： 左边的电路拓扑图是从电路图单元中提取，右边的从版图单元中提取。比较这两
个拓扑图， 你能明显的看到右边的拓扑中 NMOS 丢失了，因为连接 PMOS 和 NOMS 栅
极的连线丢失了。
同时， 版图单元窗中顶层显示本版图单元中的错误标志。
Step 38： 在“Schematic Node” 和 “Layout Node” 中鼠标中击节点“5” ，从弹出菜单中选择
“Show Error” 电路图和版图单元自动打开，错误标记清晰的添加到每个单元中。
在这个部分，我们学会怎么以交互的模式运行 ZeniLVS。 在 LVS 的编译器－LDX 的帮
助下，我们清楚的发现了版图的错误。
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附录
0。6um 双阱 CMOS 工艺 BSIM3v3 模型参数（2P2M）
*model = bsim3
*NewModel = 3
